| | Icarus Verilog.Verilog 시뮬레이션 및 합성 도구 |
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Icarus Verilog. 순위 및 요약
광고
- 특허:
- GPL
- 가격:
- FREE
- 게시자 이름:
- Stephen Williams
- 게시자 웹사이트:
- http://icarus.com/eda/verilog/
- 운영체제:
- Mac OS X
- 파일 크기:
- 1.1 MB
Icarus Verilog. 태그
Icarus Verilog. 설명
Verilog 시뮬레이션 및 합성 도구 Icarus Verilog는 Verilog 시뮬레이션 및 합성 도구입니다. Verilog (IEEE-1364)에서 소스 코드를 컴파일하는 컴파일러로 작동합니다. 배치 시뮬레이션의 경우 컴파일러는 VVP 어셈블리라는 중간 형식을 생성 할 수 있습니다. 이 중간 양식은``vvp ''명령에 의해 실행됩니다. 합성을 위해 컴파일러는 원하는 형식으로 NetLists를 생성합니다. 적절한 컴파일러는 IEEE 표준 IEEE STD 1364-2001에 기록 된 디자인 설명을 정교하고 구문 분석하기위한 것입니다. 이 표준은 2001 년 중반에 발표되었지만, 다소 비싸게 전자 형식 이었지만 상당히 크고 복잡한 표준이므로 거기에 도착하는 것이 약간의 시간이 걸릴 것입니다. Verilog는 진행중인 작업이며, 언어 표준이 아직 서 있지 않으므로 항상있을 것입니다.
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