전나무 HDL 작가 FIR HDL 작성자는 클리어 텍스트를 생성하는 데 사용되는 전자 디자인 자동화 도구입니다.
지금 다운로드

전나무 HDL 작가 순위 및 요약

전나무 HDL 작가 태그

생성하다 텍스트 전자 설계 자동화 명확한 텍스트 생성 전나무 필터 에도

전나무 HDL 작가 설명

FIR HDL Writer는 클리어 텍스트를 생성하는 데 사용되는 전자 설계 자동화 도구입니다. FIR HDL Writer는 FIR 필터와 TestBenches를 만들기 위해 CLEAR TEXT SYNDESIZABLE Verilog Register Transfer Level (RTL) 코드를 생성하는 데 사용되는 전자 디자인 자동화 (EDA) 도구입니다. 설계 옵션에는 계수 세트, 다중 채널 및 자원 사용 사양 (FPGA의 경우)이 포함됩니다. 디자인은 최대 클럭 주파수를 제공하기 위해 완전히 동기식이며 등록됩니다. 300MHz를 초과하는 클럭 속도는 (정점 및 ISE 합성 및 장소 및 경로 도구를 사용하여) 계층화 및 버텍스 장치에서 측정되었습니다. SIND 검증은 시간이 많이 걸리는 작업이 될 것으로 입증되었으며, FIR HDL 작성자는 충동을 위해 자체 검사 테스트 벤치를 만듭니다. 단계 및 임의의 응답, 여러 채널 및 계수 세트. 생성 된 코드는 클리어 텍스트 verilog이며, 디자인을 다른 장치 패밀리, 공급 업체 또는 응용 프로그램 특정 집적 회로 (ASIC)로 마이그레이션 할 수 있습니다. 명확한 텍스트로 디자인을 제어하십시오 RTL 소스 코드. 일부 현대 전나무 HDL 도구는 통제를 해제하여 옵션을 제한하며 원치 않는 자원을 소비 해 왔습니다. 예를 들어, FPGA 용 FIR 필터를 만드는 대부분의 도구는 런아웃 비트 성장을 가지며 종종 최종 출력에서 16 비트로 최종 출력에서 둥글게하는 데는 64 비트보다 큰 결과를 생성합니다. 디자이너는 종종 생산시 추가 비트를 사용하거나 자신의 필터를 작성하는 것을 사용하는 선택을 선택합니다. FIR HDL 작성자는 승산기에서 정밀도를 제한 할 수 있으며 최종 출력을 제한 할 수있게하여 비트 너비 성장을 제한 할 수 있습니다. FIR HDL 작성자는 명확한 텍스트 RTL 디자인 파일과 명확한 텍스트 RTL 테스트 벤치를 만듭니다. 다시 말하면, 대부분의 도구는 암호화 된 코드를 사용하거나 가까운 게이트 레벨 코드를 만듭니다. 생성 된 Verilog RTL 코드는 인간이 읽을 수있는 클리어 텍스트입니다. Clear Text에 대한 액세스 RTL 소스는 코드를 책임지고 있습니다. TestBench 및 Design 파일은 클리어 텍스트이므로 RTL 시뮬레이션은 매우 빠릅니다. 자체 검사 Verilog TestBench는 (하나 이상의 채널을 가로 질러) 임펄스, 단계 및 임의의 자극을 제공하고 사전 계산 된 ROM 결과를 확인합니다. 모든 테스트가 완료되면 오류가 발생하지 않으면 모든 테스트가 통과 된 모든 테스트 메시지가 표시됩니다 .Limitations : · 15 일 평가판

전나무 HDL 작가 관련 소프트웨어