하드웨어 :: Verilog :: Parser.

Perl을 사용하여 Verilog 코드 구문 분석을위한 완전한 문법
지금 다운로드

하드웨어 :: Verilog :: Parser. 순위 및 요약

광고

  • Rating:
  • 특허:
  • Perl Artistic License
  • 가격:
  • FREE
  • 게시자 이름:
  • Greg London
  • 게시자 웹사이트:
  • http://search.cpan.org/~gslondon/

하드웨어 :: Verilog :: Parser. 태그


하드웨어 :: Verilog :: Parser. 설명

Perl을 사용하여 Verilog 코드를 구문 분석하기위한 완전한 문법 하드웨어 :: Verilog :: Parser는 Verilog 코드를 구문 분석하는 데 필요한 완전한 문법을 정의하는 Perl 모듈입니다. 이 문법을 오버로드함으로써 Verilog 코드를 통해 실행되는 Perl 스크립트를 쉽게 만들고 특정 기능을 수행 할 수 있습니다. 예를 들어, herarchy.pm은 하드웨어 :: Verilog :: 파서를 사용하여 모듈 인스턴스에 대한 문법 규칙을 과부하로 사용합니다. 이 단일 수정은 구문 분석중인 파일에서 발생하는 모든 인스턴스 이름을 인쇄합니다. 이는 자동 빌드 스크립트 또는 Verilog Design의 그래픽 계층 구조 브라우저를 만드는 데 유용 할 수 있습니다.이 모듈은 현재 알파 릴리스입니다. 모든 코드는 변경 될 수 있습니다. BUG 보고서는 WORMAST.SYNOPSIS 사용 하드웨어 :: Verilog :: Parser; $ parser = 새 하드웨어 :: Verilog :: Parser; $ parser-> filename (@ARGV); 요구 사항 : · Perl.


하드웨어 :: Verilog :: Parser. 관련 소프트웨어

회사 소개