 | 표지판표지판은 로직 합성 및 게이트 레벨 시뮬레이션을위한 도구입니다. |
| 지금 다운로드 | |
표지판 순위 및 요약
광고
표지판 태그
표지판 설명
징후는 논리 합성 및 게이트 레벨 시뮬레이션을위한 도구입니다. 징후는 논리 합성 및 게이트 레벨 시뮬레이션을위한 도구입니다. 표지판의 프로젝트 주요 특징은 RTL 스타일의 VHDL 회로 설명의 합성 및 동적 그래픽 넷리스트 뷰어를 포함합니다. opported 형식에는 VHDL, ISCAS 및 BLIF, Verilog 및 Edif NetLists에 대한 제한된 지원이 포함됩니다. 다양한 진정한 가치와 결함 시뮬레이터와 조합 ATPG가 회로 테스트를 위해 포함됩니다. GUI 모드에서는 징후가 순수한 명령 줄 모드가 있으며 JavaScript 및 Ruby에서 완전히 스크립트 가능합니다. "징후"의 주요 기능이 있습니다. 따라서 플랫폼 독립적 인 · VHDL93 호환을 목표로하는 순간 VHDL 하위 집합이 지원되는 비 - 합성 VHDL 코드에 유용한 VHDL 서브 세트 · (제한적) 지원 · IEEE STD에 따른 RTL 스타일 순차 VHDL 프로세스 설명의 합성 1076.6 · 동적 그래픽 넷리스트 뷰어 지원 주석 (신호 / 게이트 이름, 시뮬레이터, 오류가 제공하는 신호 값) · 파일로 출력 · ISCAS 벤치 마크 형식의 NetLists의 입력 및 출력 · 게이트 레벨 True Value 시뮬레이터 : 이벤트 기반 (모든 회로), 비트 - 병렬 (조합 회로 만 해당) · 오류 시뮬레이터 : PPSFP, 간단한 단일 FaultSim · WGL 형식의 패턴 목록의 입력 및 출력 · 조합 회로 용 ATPG : 함의 - 그래프 BAS ED, Podem · Verilog 및 Edif Netlists에 대한 제한적 지원 이 릴리스에서는 구문 하이라이트를 사용하며 릴리스 포커스가 버그 수정에 명확한 경우, 향상된 테스트 벤치 지원 및 향상된 넷리스트 및 시뮬레이터 뷰와 같은 일부 기능 향상이 있습니다. · VHDL 컴파일러는 현재 서브 프로그램을 지원하고 큰 디자인은 개선 된 컨텍스트 처리 때문에 훨씬 빠릅니다. · 내부적으로 중간 표현 층이 정리되어 중간 객체는 적절한 나무를 형성합니다.
표지판 관련 소프트웨어
